Использование «сдвоенного» умножителя и сумматора в векторном процессоре с архитектурой управления потоком данных
Автор: Дикарев Николай Иванович, Шабанов Борис Михайлович, Шмелв Александр Сергеевич
Журнал: Программные системы: теория и приложения @programmnye-sistemy
Рубрика: Искусственный интеллект, интеллектуальные системы, нейронные сети
Статья в выпуске: 4 (27) т.6, 2015 года.
Бесплатный доступ
Процессор с архитектурой управления потоком данных может выполнять до 16 команд в такт по сравнению с 4–6 командами в такт у лучших процессоров фон-неймановской архитектуры. Моделирование векторного потокового процессора показало, что его производительность на программе перемножения матриц может быть доведена до 256 флоп в такт при выдаче менее 8 команд в такт, и поддерживаться близкой к пиковой производительности при значительно меньшем размере обрабатываемых матриц. Анализируются преимущества и недостатки использования в этом процессоре на векторной обработке конвейерного «сдвоенного» умножителя и сумматора вместо раздельных умножителей и сумматоров с плавающей запятой. Ключевые слова и фразы: суперкомпьютер, векторный процессор, архитектура управления потоком данных, оценка производительности, мелкозернистый параллелизм, сдвоенная арифметика
Короткий адрес: https://sciup.org/14336167
IDR: 14336167
Fused multiply-adders using in vector dataflow processor
A processor with a flow control architecture can perform up to 16 instructions per cycle compared to 4-6 instructions in time with the best Von Neumann architecture processors. Simulation of the vector stream processor showed that its performance on the matrix multiplication program can be brought up to 256 flops per clock with the output of less than 8 instructions per clock, and maintained close to peak performance with a much smaller size of the processed matrices. The advantages and disadvantages of using in this processor on vector processing a pipeline "doubled" multiplier and adder are used instead of separate multipliers and adders with floating point. Key words and phrases: supercomputer, vector processor, flow control architecture, performance evaluation, fine-grained parallelism, dual arithmetic
Список литературы Использование «сдвоенного» умножителя и сумматора в векторном процессоре с архитектурой управления потоком данных
- K. Arvind, R. S. Nikhil. Executing a program on the MIT tagged-token dataflow architecture//IEEE Trans. Comput., V. 39. No. 3. 1990. P. 300-318.
- Manchester Dataflow Research Project, URL: http://cnc.cs.manchester.ac.uk/progects/dataflow.html.
- Sakai S. et al. An Architecture of a Dataflow Single-Chip Processor//Proc. 16-th Ann. Symp. on Computer Architecture ISCA ’89 (Jerusalem, Israel, June 1989), ACM SIGARCH Computer Architecture News, 17:3, Special Issue 1989. P. 46-53.
- G. V. Papadopoulos, K. R. Traub. Multithreading: A revisionist view of dataflow architectures//Proc. 18-th Ann. Symp. on Computer Architecture ISCA ’91 (Toronto, Canada, May 1991), ACM SIGARCH Computer Architecture News, 19:3, Special Issue 1991. P. 342-351.
- D. E. Culler, K. Arvind. Resource requirements of dataflow programs//Proc. 15-th Ann. Symp. on Computer Architecture ISCA ’88 (Honolulu, Hawaii, May-June 1988), ACM SIGARCH Computer Architecture News, 16:2, Special Issue 1988. P. 141-150.
- Н. И. Дикарев, Б. М. Шабанов. Скалярная обработка в процессоре с архитектурой управления потоком данных//Информационные технологии в науке, социологии, экономике и бизнесе, Труды международной конференции (осенняя сессия) (Украина, Ялта-Гурзуф, 30 сентября-8 октября 2008 года). С. 147-149.
- Н. И. Дикарев, Б. М. Шабанов, А. С. Шмелёв. Проблемы масштабирования производительности в векторном процессоре с архитектурой управления потоком данных//Суперкомпьютерные технологии, Материалы 2-й Всероссийской научно-технической конференции, СКТ-2012 (24-29 сентября 2012, Дивноморское, Геленджик), Изд-во ЮФУ, Ростов-на-Дону, 2012. С. 34-38.
- Н. И. Дикарев, Б. М. Шабанов, А. С. Шмелёв. Векторный потоковый процессор: оценка производительности//Известия ЮФУ. Технические науки, 2014, №12(161), Тематический выпуск: Суперкомпьютерные технологии. С. 36-46.
- R. K. Montoye et al. Design of the IBM RISC System/6000 floating-point execution unit//IBM Journal of Research and Development, 34 1990. P. 59-70.
- C. R. Jesshope. Multi-Threaded Microprocessor -Evolution or Revolution//Advances in Computer Systems Architecture, 8th Asia-Pacific Conference, ACSAC 2003 (Aizu-Wakamatsu, Japan, September 23-26, 2003), Lecture Notes in Computer Science, vol. 2823, Springer, Berlin-Heidelberg, 2003. P. 21-45.
