Метод построения циклических конвейеров
Автор: Адамович И.А., Климов Ю.А.
Журнал: Программные системы: теория и приложения @programmnye-sistemy
Рубрика: Программное и аппаратное обеспечение распределенных и суперкомпьютерных систем
Статья в выпуске: 4 (59) т.14, 2023 года.
Бесплатный доступ
Одним из наиболее эффективных способов организации вычислений на ASIC или FPGA является построение неостанавливаемых конвейеров. Однако для некоторых вычислительных схем получаемый конвейер может оказаться слишком большим для имеющихся ресурсов ASIC или FPGA. Авторами предлагается метод построения циклических конвейеров, управление потоками данных в которых основано на счетчиках и не зависит от данных, передаваемых по конвейеру. Предложенный метод позволяет строить более компактные неостанавливаемые конвейеры со скважностью, равной количеству проходов по циклу, которые должны пройти данные, чтобы конвейер преобразовал их в искомый результат.
Конвейер, плис, микросхема, скважность, очередь, кредит
Короткий адрес: https://sciup.org/143181013
IDR: 143181013 | DOI: 10.25209/2079-3316-2023-14-4-67-89
Список литературы Метод построения циклических конвейеров
- Taraate V. Logic Synthesis and SOC Prototyping.– Singapore: Springer.– 2020.– ISBN 978-981-15-1313-8.– xix+251 pp. https://doi.org/10.1007/978-981-15-1314-5
- Kilts S. Advanced FPGA Design: Architecture, Implementation, and Optimization.– Wiley-IEEE Press.– 2007.– ISBN 9780470127896.– 352 pp. https://doi.org/10.1002/9780470127896
- Андреев С. С., Дбар С.А., Лацис А. О, Плоткина Е. А. Как и почему могут быть использованы на практике суперкомпьютеры на базе FPGA.– М.: РАН.– 2017.– ISBN 978-5-906906-61-8.– 40 с. hUtRtpLs://www.ras.ru/FStorage/Download.aspx?id=9001855c-3ec6-4c70-b259-d25a50c20298
- Dally W. J., Harting R. C. Digital Design: A Systems Approach.– Cambridge University Press.– 2012.– ISBN 978-0-521-19950-6.– 636 pp.
- Harris S. L., Harris D. Digital Design and Computer Architecture, RISC-V Edition.– Elseiver Inc.– 2022.– ISBN 978-0-12-820064-3.– 592 pp.
- Intel® HyperflexTM Architecture High-Performance Design Handbook, ID: 683353, Version: 2021.10.04.– Intel Corporation.– 2021.– 147 pp. hUtRtpLs://cdrdv2-public.intel.com/667078/s10_hp_hb-683353-667078.pdf
- Emas M. N., Baylis A., Stitt G. High-frequency absorption-FIFO pipelining for Stratix 10 HyperFlex, 2018 IEEE 26th Annual International Symposium on Field-Programmable Custom Computing Machines (FCCM) (Boulder, CO, USA, 2018).– 2018.– Pp. 97–100. https://doi.org/10.1109/fccm.2018.00024
- LogiCORE IP Multiplier v11.2, DS255 March 1, 2011.– Xilinx, Inc.– 2011.– 13 pp. hUtRtpLs://docs.xilinx.com/v/u/en-US/mult_gen_ds255
- LogiCORE IP Floating-Point Operator v6.0, DS816 January 18, 2012.– Xilinx, Inc.– 2012.– 41 pp. UhtRtpLs://docs.xilinx.com/v/u/en-US/ds816_floating_point
- Андреев С. С., Дбар С. А., Лацис А. О., Плоткина Е. А. О применении технологий высокоуровневого синтеза к схемной реализации вычислений // Препринты ИПМ им. М.В. Келдыша.– 2021.– ид. 34.– 19 с. https://doi.org/10.20948/prepr-2021-34
- Ioannou L., Michail H. E., Voyiatzis A. G. High performance pipelined FPGA implementation of the SHA-3 hash algorithm, 2015 4th Mediterranean Conference on Embedded Computing (MECO) (Budva, Montenegro, 2015).– 2015.– Pp. 68-71. https://doi.org/10.1109/MECO.2015.7181868
- Wong M. M., Haj-Yahya J., Sau S. Chattopadhyay A. A new high throughput and area efficient SHA-3 implementation, 2018 IEEE International Symposium on Circuits and Systems (ISCAS) (Florence, Italy, 2018).– 2018.– Pp. 1-5. https://doi.org/10.1109/ISCAS.2018.8351649
- Vivado Design Suite: AXI Reference Guide, UG1037 (v4.0) July 15, 2017.– Xilinx, Inc.– 2017.– 175 pp. hUtRtpLs://docs.xilinx.com/v/u/en-US/ug1037-vivado-axi-reference-guide
- Avalon® Interface Specifications, ID: 683091, Version: 2022.01.24.– Intel Corporation.– 2022.– 71 pp. hUtRtpLs://cdrdv2-public.intel.com/667068/mnl_avalon_spec-683091-667068.pdf
