Исследование декомпозиции нейронной сети в системе схемотехнического моделирования Proteus
Автор: Бахтин В.В., Подлесных И.А., Тюрин С.Ф.
Журнал: Вестник Пермского университета. Серия: Математика. Механика. Информатика @vestnik-psu-mmi
Рубрика: Искусственный интеллект и машинное обучение
Статья в выпуске: 2 (57), 2022 года.
Бесплатный доступ
Рассматривается разделение монолитной нейронной сети на блоки в рамках концепции туманных вычислений (Fog computing). Предполагается, что с учетом возможной реконфигурации реализация блоков выполняется на программируемой логике: ПЛИС (field-programmable gate array, FPGA, complex programmable logic device, CPLD), системах на кристалле (System-on-a-Chip, SoC)) или системах в пакете (System-in-Package, SiP). В статье исследуется такая реализация в системе схемотехнического моделирования Proteus на примере микроконтроллеров ATMega32. Моделирование подтверждает эффективность разработанного метода декомпозиции.
Схемотехническое моделирование, микроконтроллер, нейронная сеть
Короткий адрес: https://sciup.org/147246606
IDR: 147246606 | DOI: 10.17072/1993-0550-2022-2-73-80
Список литературы Исследование декомпозиции нейронной сети в системе схемотехнического моделирования Proteus
- Кузнецов О.П. Дискретная математика для инженера. Сер. Учебники для вузов. Специальная литература (3-е изд., перераб. и доп.). СПб. [и др.], 2009. EDN: QJVQVV
- Руднев В.А. Применение микроконтроллеров для реализации нейронных сетей // Вестник Южно-Уральского государственного университета. Серия: компьютерные технологии, управление, радиоэлектроника, 2012. № 23. С. 181-183. EDN: PBBCOL
- Novac P.E. et al. Quantization and deployment of deep neural networks on microcontrollers. Sensors, 2021. Т. 21, № 9. С. 2984. DOI: 10.3390/s21092984 EDN: TJPDTH
- Cotton N.J., Wilamowski B.M., Dundar G. A neural network implementation on an inexpensive eight-bit microcontroller. 2008 International Conference on Intelligent Engineering Systems, 2008. С. 109-114. DOI: 10.1109/INES.2008.4481278
- Tu Y. et al. A power efficient neural network implementation on heterogeneous FPGA and GPU devices. 2019 IEEE 20th International Conference on Information Reuse and Integration for Data Science (IRI), 2019. С. 193-199. DOI: 10.1109/IRI.2019.00040
