Самосинхронный регистр с расчетверением транзисторов

Самосинхронная схемотехника, впервые предложенная в работах Маллера [1] в конце 1950-х гг. ХХ в. и развитая в СССР ленинградской группой В. Варшавского [2, 3] в постсоветский период продолжает развиваться благодаря трудам его бывших учеников и последователей, например Алекса Яковлева [3], работающего теперь в университете НьюКасла (Великобритания). В России активно работает исследовательская группа института проблем информатики РАН, возглавляемая Ю. Степченковым, разработавшая и продолжающая совершенствовать библиотеку само-синхронных элементов [5]. Имеются примеры

коммерческого использования самосинхрон-ной технологии [6]. Это направление в нашей стране может внести вклад в создание отечественной электронной компонентной базы [7], степень актуальности которой подошла уже к критической отметке. В этом плане большие надежды возлагаются на базовые матричные кристаллы [8–11], использование которых, в том числе для реализации самосинхронных цифровых решений, в какой-то мере может компенсировать технологическое отставание в критических областях, особенно в оборонной, хотя некоторые подвижки на "интегральном" поприще и внушают определенный оптимизм [12–14]. В этих областях применения весьма востребованы надежные, отказоустойчивые цифровые устройства, особенно радиационно-стойкие [15–17]. Однако вопросы на- дежности самосинхронных схем по большей части рассматриваются в ракурсе активной отказоустойчивости, путем дублирования, в предположении о том, что имеются соответствующие средства контроля, которые зафиксируют отказ [18–20], а средства реконфигурации отключат неисправный канал и подключат исправный. Для ряда важных областей необходима пассивная отказоустойчивость [21], когда отказ или ошибка (этот термин по аналогии с английским "error" теперь использован в ГОСТ [18] вместо термина "сбой") не замечается, маскируется устройством или системой, что требует значительно большей избыточности, но зато не требует временных затрат на восстановление. Тем не менее, исследования в области пассивно отказоустойчивых самосинхронных схем освещены в литературе недостаточно, в основном речь идет о комбинационных схемах [22–23].

В статье предпринята попытка построить пассивно отказоустойчивую регистровую самосинхронную схему, используемую в качестве приемо-передающего порта [5] на основе потразисторного резервирования [24]. Анализ сложности и вероятности безотказной работы нерезервированного самосинхронного приемо-передающего порта, состоящего из трех типов триггеров и описанного в [5], при экспоненциальной модели отказов транзисторов позволяет получить выражением

- (22 + 52 + 54 - 6 + 54 - 8 - ( b - 1) + 16 - 2 ^{r iog}2^8b ^

) Л - t

P(t) b = e

, (1)

где λ – интенсивность отказов одного транзи- стора; b – число байт, принимаемых регист- ром; 22 – сложность в транзисторах первого триггера, именуемого в библиотеке элементов аббревиатурой R1RE11; 52 – последнего R1RE22; 54 – промежуточных триггеров S1RRE2; 16 - 2fl°B28b^ - сложность гистерезис-

R

E

RT

S

QB

I

Q

Рис. 1. Первый триггер R1RE11

Первый триггер регистра – R1RE11 – содержит 22 транзистора, при этом во всех цепочках не более 2 транзисторов, поэтому при резервировании путем расчетверения ограничения [25] выполняются [24], получаем:

P(t)«,RE„ = [e-(4M-' + 4 - e-’" (1" e-u-' )]22 .(2)

При увеличении числа байт не изменяется. Затраты – 88 транзисторов. Последний триггер регистра – R1RE22 – представлен на рис. 2.

Рис. 2. Последний триггер R1RE22

Триггер R1RE22 содержит 28 транзисторов в самой двухступенчатой памяти, но имеет индикатор АОАI7 (16 транзисторов), в котором число транзисторов в последовательной цепочке превышает ограничения, поэтому предлагается повторить его 4 раза, учитывая блоки NAN2, т. е. получаем формулу:

ных триггеров, остальная аппаратура обрамления имеет незначительную сложность и не учитывается. Предложим потранзисторное резервирование с учетом ограничений на число последовательно включенных транзисторов (не более 4) [25].

P(t)

ft -R1RE22

[e " (4) - Л - t

i [_е " (64) Л - t

+ 4 - e ^{- 3 - Л - t}(1 - e ^{- 1 - Л - t})]²⁸

+ 4 - e ^{- 48 Л -} t

(1 - е ^{- 16 Л -} t

)] - e ^{- (16) Z - t}(

1.Расчетверение транзисторов триггеров самосинхронного регистра с учетом b байт

Первый триггер – R1RE11 – изображен на рис. 1.

Затраты (112+ 64+16) транзисторов.

Основной триггер S1RRE2 для удовлетворения ограничения [25] требует декомпозиции (детальное рассмотрение которой, названной комбинированным расчетверением, предполагается в отдельной статье) второй ступени A31OI1, A31OI1 и резервирования индикатора ОAOА1 (рис. 3).

Рис. 3. Основной триггер S1RRE2

4. Оценка троирования аппаратуры регистра при наличии b байт порта

В случае мажоритирования с одним мажо-ритаром (сложность которого – 12 транзисторов), R1RE11(сложность – 22 транзистора), имеющий три выхода, описывается формулой (7):

P(t)3-R1REn = [3-e-2 ■      t -2■e-3■(22)л■t]■

- (3 - 12 - + 6 + 6) л - t

e.

Триггер R1RE22 (сложность – 52 транзистора), имеющий 4 выхода, описывается формулой (8):

P(t) 3-R1RE22 = [З^ ⁽⁵²⁾ ^ t - 2^ ⁽⁵²⁾ ^ t ] - (8) - (4 ■ 12 + 6 + 6) ■ л - t

e.

После декомпозиции второй ступени A31OI1 получим (рис. 4).

Рис. 4. Основной триггер S1RRE2 с декомпозицией второй ступени

Триггер S1RRE2 (сложность – 54 транзистора), имеющий 4 выхода, описывается формулой (9).

p+          = ГЗ • e -2 ■ (54) л ■ t

^(L) 3-1 x S1RRE2    ^{[ e}

- (4 - 12 + 6 + 6) - Л - t

e.

То есть получаем после декомпозиции:

P(t) 6 - ft-S1RRE2

= {[e ^{- (4 R t}

+ 4 ■ e ^{- 3 - Z 4}(1 - e ^{- 1 - л 4})]⁴⁴

[e

- (80) л ■ t

+ 4 ■ e ^{- 60 - л - t}

(1 - e ^{- 20 - л -} t

)] ■ e - (16) л - t

]}6.

В случае b байт

P(t) b-6 - ft-s1RRE2 = {[e ^{- (4) - A t} + 4 ■ e - 3 ^{л 4}(1 - e ^{- 1 - л} )]⁴⁴

[e

- (80) Л ■ t

+ 4 - e

- 60 ■ л ■ t

(1 - e

- 20 ■ Л ■ t

■ e - (16) ■ л ■ t

]}6-

■ {[e ^{- (4) л} + 4 ■ e ^{- 3 л} (1 - e " ^{b л} )]⁴⁴               (5)

[e

- (80) л t

+ 4 - e

- 60 л t

(1 - e

20 л t

^)] ■ ^e

,-(16) - л-t

]}

8(b - 1)

.

Затраты – (44*4+80+16) в степени 6+(44*4+80+16) в степени 8*(b-1) транзисторов.

К дополнительной аппаратуре относятся Г-триггеры, количество которых при условии наличия у них двух входов можно оценить числом узлов по уровням соответствующего дерева для одного байта 4, 2, 1 всего 7, т.е. 2 3 - 1 , на единицу меньше байта. Если имеется b байт, получаем 2^ 2 8^ - 1 . То есть, получим:

P(t)_ft-r = [e ^{- (4)} ' ^{л 4} + 4 ■ e ^{- 3} ■ ^л4 ■ (1 - e ^{- 1 л 4})]^{28<2 Гь,1}“ ^L1) .(6)

-

2e 3■ (54)л■ t +

2 e ] (9)

Поскольку для одного байта таких триггеров 6, получим

^P(t)3-6 x S1RRE2 =

^■e ^{- 2}^ ^л ■ t

- 4 - 12 л - t к e

—

2 - e ^- 3 ^{(54) л} ■ * ] ■

/

. (10)

При наличии b байт порта вероятность безотказной работы имеет вид

^P(t)3-b x S1RRE2 =

,- 2 - (54) - л - t

,- 2 - (54) -л-t

—

—

■ 2-e-3 - (54) л 4]-e-4 - 12 - л 4 )6-|

9 о- 3 - (54) л - t       - 4 - 12 - л - t 8 ^{(b - 1)}

^{2 - e J}^       )     .(11)

Затраты (162+48) в степени 6+(162+48) в степени 8( b -1).

В случае мажоритирования с тремя ма-жоритарами (сложность которого – 12 транзисторов), R1RE11 (сложность – 22 транзистора), имеющий три выхода, описывается формулой

^P(t1 3-RIRE11 =

= [3 ■ e - 2 - (22) л - t - 2 ■ _e - 3 ■ (22) л - t ]

■ [3 _{- e} - 2 - (12) - ^л ■ t - 2 _{- e} - ³ ■ (12) ^л ■ t ] ³

.

В случае мажоритирования с тремя ма-жоритарами триггер R1RE22 (сложность – 52 транзистора), имеющий 6 выходов, описывается формулой

P(t)3.3-R1RE22

= [3 • e

— 2 - (52) - Л - t

—

2 • e

— 3 - (52) Л - t

] •

• [3 • e

— 2 - (12) - Л - t

— 2 e

— 3 - (12) Л 4]6

.

Триггер S1RRE2 (сложность – 54 тран-

зистора), имеющий 4 выхода, описывается

формулой

⁰                                           t                                     17 - 102

б)

Рис. 5. Графики изменения вероятности безотказной работы а) – в диапазоне от 1 до 0,5; б) в диапазоне от 1 до 0 – схемы без резервирования P(t) , вероятности безотказной работы резервированной схемы – с комбинированным расчетверением _P(_t) , вероятности безотказной работы резервированной – троированной схемы с одним мажоритаром P₃ и троированной схемы с тремя мажоритарами P при интенсивности отказов (сбоев) Л = 10^-5

^P(t ) 3.3-1 x S1RRE2

= [3- e

,— 2 - (54) Л - t

—2 e

, —3 - (54) Л - t

]•

-[3- e

— 2 - (12) - Л - t

—

2 • e

— 3 (12) Л t 4

]

.

Поскольку для одного байта таких триг-

геров 6, получим:

^P(t)3.3-6 x S1RRE2 =

f[3 e

,-2 - (54> 2 - t

—

2 • e

.-3 - (54) Л - t ] _-

Ф - e

,— 2 - (12) - Л - t

—

2 • e

,— 3 - (12) Л - t-14

^] 7

. (15)

1/час для одного байта

• 4.    Сравнение вероятностей безотказной работы вариантов схем самосинхронного регистра

Построим в СКМ МАТКАД графики изменения вероятности безотказной работы исходной схемы самосинхронного регистра без резервирования P(t) , вероятности безотказной работы резервированной схемы – с комбинированным расчетверением P(t)_ftm , вероятности безотказной работы резервированной – троированной схемы с одним мажоритаром P₃ и троированной схемы с тремя мажоритарами P₃₃ при заданной интенсивности отказов для заданного числа байтов.

Возьмем интенсивность отказов Л = 10 ^-5 , один байт, получим рис. 5.

а)

Зададим при той же интенсивности отказов Л = 10 ^-5 два байта, получим рис. 6.

а)

⁰                                           t                                     10 - 102

б)

Рис. 6. Графики изменения вероятности безотказной работы а) в диапазоне от 1 до 0,5; б) в диапазоне от 1 до 0 – схемы без резервирования P(t) , вероятности безотказной работы резервированной схемы – с комбинированным расчетве-рением P(t) , вероятности безотказной работы резервированной – троированной схемы с одним мажоритаром P ₃ и троированной схемы с тремя мажоритарами P₃₃ при интенсивности отказов (сбоев) Л = 10^-5 1/час для двух байтов

Зададим при тех же условиях восемь байт, получим рис. 7.

Рис. 7. Графики изменения вероятности безотказной работы в диапазоне от 1 до 0,5 – схемы без резервирования P(t) , вероятности безотказной работы резервированной схемы – с комбинированным расчетверением P(t) , вероятности безотказной работы резервированной – троированной схемы с одним мажоритаром P3 и троированной схемы с тремя мажоритарами P при интенсивно сти отказов (сбоев) Л = 10-5 1/час для восьми байтов

Однако оценим еще и так называемую удельную надежность – в пересчете на один транзистор в зависимости от числа байт (рис. 8) и времени (рис. 9).

Рис. 8. Графики изменения удельной вероятности безотказной работы резервированной схемы – с комбинированным расчетверением δ _ftm , резервированной – троированной схемы с одним мажоритаром δ ₃ и троированной схемы с тремя мажоритарами δ ₃₃ при интенсивности отказов (сбоев) X = 10^-5 1/час для 200 часов работы в зависимости от числа байт

Рис. 9. Графики изменения удельной вероятности безотказной работы резервированной схемы – с комбинированным расчетверением δ _ftm , резервированной – троированной схемы с одним мажоритаром δ ₃ и троированной схемы с тремя мажоритарами δ ₃₃ при интенсивности отказов (сбоев) X = 10^-5 1/час для четырех байт в зависимости от времени

Выводы

Таким образом, предложенное резервирование позволяет существенно повысить вероятность безотказной работы на всем интервале вероятностей по сравнению с троированными вариантами и нерезервированной схемой. Простое троирование (мажоритирова-ние) не имеет смысла – оно уступает не резервированной схеме после определенного времени. При этом удельная вероятность безотказной работы схемы самосинхронного регистра с комбинированным расчетверением при небольшом числе байт превышает удельную вероятность безотказной работы троированной схемы самосинхронного регистра с тремя мажоритарами, а при большом числе байт – незначительно уступает ей.