Аппаратно-программное моделирование встраиваемых систем
Автор: Шарипова Нелли Николаевна, Третьяков Владимир Евгеньевич, Завадская Эрна Абрамовна
Статья в выпуске: 22 (198), 2010 года.
Бесплатный доступ
В статье обсуждается использование разработанного авторами VHDL-симулятора, предназначенного для HW/SW-проектирования встроенных систем. На простом примере проиллюстрированы возможности симулятора, методологические аспекты разработки VHDL-описаний поведенческих моделей аппаратуры, обсуждена концепция моделирования, приведены результаты верификации модели.
Встроенная система, vhdl-снмулятор, имитационное моделирование, совместное аппаратно-программное проектирование
Короткий адрес: https://sciup.org/147154713
IDR: 147154713
Список литературы Аппаратно-программное моделирование встраиваемых систем
- IEEE Standard VHDL Language Reference Manual/Std 1076-1993, revision of IEEE Std. 1076-1987. 1994.
- Третьяков, В.Е. Проектирование аппаратно-программных комплексов с использованием VHDL-симулятора/В.Е. Третьяков, Н.Н. Шарипова, Э.А. Завадская//Изв. вузов. Приборостроение. -2004. -Т. 47, №2.-С. 27-30.
- Шарипова, Н.Н. Моделирование аппаратно-программных комплексов на базе VHDL/Н.Н. Шарипова, В.Е. Третьяков, Э.А. Завадская//Автоматизация и современные технологии. -2007. -№ 6. -С. 22-27.
- Третьяков, В.Е. VHDL-симулятор как средство верификации поведенческих моделей блоков встроенных систем/В.Е. Третьяков, Н.Н. Шарипова, Э.А. Завадская//Автоматизация и современные технологии. -2002. -№ 1.-С. 7-11.
Статья обзорная
